MLK-22398-2 clk-imx8: Add pcie clocks for imx8qm/qxp

Add PCIE relevant clocks to clk-imx8 driver, so PCIE IMX driver can
set the clocks through DTB

Signed-off-by: Ye Li <ye.li@nxp.com>

diff --git a/drivers/clk/imx/clk-imx8.c b/drivers/clk/imx/clk-imx8.c
index c6f5e30..2adc8cb 100644 (file)
--- a/drivers/clk/imx/clk-imx8.c
+++ b/drivers/clk/imx/clk-imx8.c
@@ -98,6 +98,8 @@ static struct imx8_fixed_clks imx8qxp_fixed_clks[] = {
        { IMX8QXP_MIPI_IPG_CLK, "IPG_MIPI_CLK", SC_120MHZ },
        { IMX8QXP_LSIO_BUS_CLK, "LSIO_BUS_CLK", SC_100MHZ },
        { IMX8QXP_LSIO_MEM_CLK, "LSIO_MEM_CLK", SC_200MHZ },
+       { IMX8QXP_HSIO_PER_CLK, "HSIO_CLK", SC_133MHZ },
+       { IMX8QXP_HSIO_AXI_CLK, "HSIO_AXI", SC_400MHZ },
 };
 
 static struct imx8_gpr_clks imx8qxp_gpr_clks[] = {
@@ -188,6 +190,16 @@ static struct imx8_lpcg_clks imx8qxp_lpcg_clks[] = {
        { IMX8QXP_GPMI_BCH_IO_CLK, "GPMI_IO_CLK", 4, NAND_LPCG, IMX8QXP_GPMI_BCH_IO_DIV },
        { IMX8QXP_GPMI_BCH_CLK, "GPMI_BCH_CLK", 0, NAND_LPCG, IMX8QXP_GPMI_BCH_DIV },
        { IMX8QXP_APBHDMA_CLK, "GPMI_CLK", 16, NAND_LPCG + 0x4, IMX8QXP_AXI_CONN_CLK_ROOT },
+
+       { IMX8QXP_HSIO_PCIE_MSTR_AXI_CLK, "HSIO_PCIE_A_MSTR_AXI_CLK", 16, HSIO_PCIE_X1_LPCG, IMX8QXP_HSIO_AXI_CLK },
+       { IMX8QXP_HSIO_PCIE_SLV_AXI_CLK, "HSIO_PCIE_A_SLV_AXI_CLK", 20, HSIO_PCIE_X1_LPCG, IMX8QXP_HSIO_AXI_CLK },
+       { IMX8QXP_HSIO_PCIE_DBI_AXI_CLK, "HSIO_PCIE_A_DBI_AXI_CLK", 24, HSIO_PCIE_X1_LPCG, IMX8QXP_HSIO_AXI_CLK },
+       { IMX8QXP_HSIO_PCIE_X1_PER_CLK, "HSIO_PCIE_X1_PER_CLK", 16, HSIO_PCIE_X1_CRR3_LPCG, IMX8QXP_HSIO_PER_CLK },
+       { IMX8QXP_HSIO_PHY_X1_PER_CLK, "HSIO_PHY_X1_PER_CLK", 16, HSIO_PHY_X1_CRR1_LPCG, IMX8QXP_HSIO_PER_CLK },
+       { IMX8QXP_HSIO_MISC_PER_CLK, "HSIO_MISC_PER_CLK", 16, HSIO_MISC_LPCG, IMX8QXP_HSIO_PER_CLK },
+       { IMX8QXP_HSIO_PHY_X1_APB_CLK, "HSIO_PHY_X1_APB_CLK", 16, HSIO_PHY_X1_LPCG, IMX8QXP_HSIO_PER_CLK },
+       { IMX8QXP_HSIO_GPIO_CLK, "HSIO_GPIO_CLK", 16, HSIO_GPIO_LPCG, IMX8QXP_HSIO_PER_CLK },
+       { IMX8QXP_HSIO_PHY_X1_PCLK, "HSIO_PHY_X1_PCLK", 0, HSIO_PHY_X1_LPCG, 0 },
 };
 
 struct imx8_mux_clks imx8qxp_mux_clks[] = {
@@ -256,6 +268,7 @@ static struct imx8_fixed_clks imx8qm_fixed_clks[] = {
        { IMX8QM_MIPI1_CLK_ROOT, "MIPI1_CLK", SC_120MHZ },
        { IMX8QM_HDMI_RX_IPG_CLK, "HDMI_RX_IPG_CLK", SC_200MHZ },
        { IMX8QM_HSIO_PER_CLK, "HSIO_CLK", SC_133MHZ },
+       { IMX8QM_HSIO_AXI_CLK, "HSIO_AXI", SC_400MHZ },
 };
 
 static struct imx8_gpr_clks imx8qm_gpr_clks[] = {
@@ -370,19 +383,28 @@ static struct imx8_lpcg_clks imx8qm_lpcg_clks[] = {
        { IMX8QM_GPMI_BCH_CLK, "GPMI_BCH_CLK", 0, NAND_LPCG, IMX8QM_GPMI_BCH_DIV },
        { IMX8QM_APBHDMA_CLK, "GPMI_CLK", 16, NAND_LPCG + 0x4, IMX8QM_AXI_CONN_CLK_ROOT },
 
+       { IMX8QM_HSIO_PCIE_A_MSTR_AXI_CLK, "HSIO_PCIE_A_MSTR_AXI_CLK", 16, HSIO_PCIE_X2_LPCG, IMX8QM_HSIO_AXI_CLK },
+       { IMX8QM_HSIO_PCIE_A_SLV_AXI_CLK, "HSIO_PCIE_A_SLV_AXI_CLK", 20, HSIO_PCIE_X2_LPCG, IMX8QM_HSIO_AXI_CLK },
+       { IMX8QM_HSIO_PCIE_A_DBI_AXI_CLK, "HSIO_PCIE_A_DBI_AXI_CLK", 24, HSIO_PCIE_X2_LPCG, IMX8QM_HSIO_AXI_CLK },
+       { IMX8QM_HSIO_PCIE_B_MSTR_AXI_CLK, "HSIO_PCIE_B_MSTR_AXI_CLK", 16, HSIO_PCIE_X1_LPCG, IMX8QM_HSIO_AXI_CLK },
+       { IMX8QM_HSIO_PCIE_B_SLV_AXI_CLK, "HSIO_PCIE_B_SLV_AXI_CLK", 20, HSIO_PCIE_X1_LPCG, IMX8QM_HSIO_AXI_CLK },
+       { IMX8QM_HSIO_PCIE_B_DBI_AXI_CLK, "HSIO_PCIE_B_DBI_AXI_CLK", 24, HSIO_PCIE_X1_LPCG, IMX8QM_HSIO_AXI_CLK },
+       { IMX8QM_HSIO_PCIE_X1_PER_CLK, "HSIO_PCIE_X1_PER_CLK", 16, HSIO_PCIE_X1_CRR3_LPCG, IMX8QM_HSIO_PER_CLK },
+       { IMX8QM_HSIO_PCIE_X2_PER_CLK, "HSIO_PCIE_X2_PER_CLK", 16, HSIO_PCIE_X2_CRR2_LPCG, IMX8QM_HSIO_PER_CLK },
+       { IMX8QM_HSIO_SATA_PER_CLK, "HSIO_SATA_PER_CLK", 16, HSIO_SATA_CRR4_LPCG, IMX8QM_HSIO_PER_CLK },
        { IMX8QM_HSIO_PHY_X1_PER_CLK, "HSIO_PHY_X1_PER_CLK", 16, HSIO_PHY_X1_CRR1_LPCG, IMX8QM_HSIO_PER_CLK },
-       { IMX8QM_HSIO_PHY_X2_PER_CLK, "HSIO_PHY_X1_PER_CLK", 16, HSIO_PHY_X2_CRR0_LPCG, IMX8QM_HSIO_PER_CLK },
-       { IMX8QM_HSIO_MISC_PER_CLK, "HSIO_PHY_X1_PER_CLK", 16, HSIO_MISC_LPCG, IMX8QM_HSIO_PER_CLK },
-       { IMX8QM_HSIO_PHY_X1_APB_CLK, "HSIO_PHY_X1_PER_CLK", 16, HSIO_PHY_X1_LPCG, IMX8QM_HSIO_PER_CLK },
-       { IMX8QM_HSIO_PHY_X2_APB_0_CLK, "HSIO_PHY_X1_PER_CLK", 16, HSIO_PHY_X2_LPCG, IMX8QM_HSIO_PER_CLK },
-       { IMX8QM_HSIO_PHY_X2_APB_1_CLK, "HSIO_PHY_X1_PER_CLK", 20, HSIO_PHY_X2_LPCG, IMX8QM_HSIO_PER_CLK },
-       { IMX8QM_HSIO_SATA_CLK, "HSIO_PHY_X1_PER_CLK", 16, HSIO_SATA_LPCG, IMX8QM_HSIO_PER_CLK },
-       { IMX8QM_HSIO_GPIO_CLK, "HSIO_PHY_X1_PER_CLK", 16, HSIO_GPIO_LPCG, IMX8QM_HSIO_PER_CLK },
-       { IMX8QM_HSIO_PHY_X1_PCLK, "HSIO_PHY_X1_PER_CLK", 0, HSIO_PHY_X1_LPCG, IMX8QM_HSIO_PER_CLK },
-       { IMX8QM_HSIO_PHY_X2_PCLK_0, "HSIO_PHY_X1_PER_CLK", 0, HSIO_PHY_X2_LPCG, IMX8QM_HSIO_PER_CLK },
-       { IMX8QM_HSIO_PHY_X2_PCLK_1, "HSIO_PHY_X1_PER_CLK", 4, HSIO_PHY_X2_LPCG, IMX8QM_HSIO_PER_CLK },
-       { IMX8QM_HSIO_SATA_EPCS_RX_CLK, "HSIO_PHY_X1_PER_CLK", 8, HSIO_PHY_X1_LPCG, IMX8QM_HSIO_PER_CLK },
-       { IMX8QM_HSIO_SATA_EPCS_TX_CLK, "HSIO_PHY_X1_PER_CLK", 4, HSIO_PHY_X1_LPCG, IMX8QM_HSIO_PER_CLK },
+       { IMX8QM_HSIO_PHY_X2_PER_CLK, "HSIO_PHY_X2_PER_CLK", 16, HSIO_PHY_X2_CRR0_LPCG, IMX8QM_HSIO_PER_CLK },
+       { IMX8QM_HSIO_MISC_PER_CLK, "HSIO_MISC_PER_CLK", 16, HSIO_MISC_LPCG, IMX8QM_HSIO_PER_CLK },
+       { IMX8QM_HSIO_PHY_X1_APB_CLK, "HSIO_PHY_X1_APB_CLK", 16, HSIO_PHY_X1_LPCG, IMX8QM_HSIO_PER_CLK },
+       { IMX8QM_HSIO_PHY_X2_APB_0_CLK, "HSIO_PHY_X2_APB_0_CLK", 16, HSIO_PHY_X2_LPCG, IMX8QM_HSIO_PER_CLK },
+       { IMX8QM_HSIO_PHY_X2_APB_1_CLK, "HSIO_PHY_X2_APB_1_CLK", 20, HSIO_PHY_X2_LPCG, IMX8QM_HSIO_PER_CLK },
+       { IMX8QM_HSIO_SATA_CLK, "HSIO_SATA_CLK", 16, HSIO_SATA_LPCG, IMX8QM_HSIO_AXI_CLK },
+       { IMX8QM_HSIO_GPIO_CLK, "HSIO_GPIO_CLK", 16, HSIO_GPIO_LPCG, IMX8QM_HSIO_PER_CLK },
+       { IMX8QM_HSIO_PHY_X1_PCLK, "HSIO_PHY_X1_PCLK", 0, HSIO_PHY_X1_LPCG, 0 },
+       { IMX8QM_HSIO_PHY_X2_PCLK_0, "HSIO_PHY_X2_PCLK_0", 0, HSIO_PHY_X2_LPCG, 0 },
+       { IMX8QM_HSIO_PHY_X2_PCLK_1, "HSIO_PHY_X2_PCLK_1", 4, HSIO_PHY_X2_LPCG, 0 },
+       { IMX8QM_HSIO_SATA_EPCS_RX_CLK, "HSIO_SATA_EPCS_RX_CLK", 8, HSIO_PHY_X1_LPCG, 0 },
+       { IMX8QM_HSIO_SATA_EPCS_TX_CLK, "HSIO_SATA_EPCS_TX_CLK", 4, HSIO_PHY_X1_LPCG, 0 },
 };
 
 struct imx8_mux_clks imx8qm_mux_clks[] = {